5月27日，长电科技（600584）副总裁、技术服务事业部总经理吴伯平在“第十届集微大会-先进封装（886009）与测试技术创新峰会”上，围绕异质集成与协同设计，分享了先进封装（886009）面向系统级应用的发展路径与关键技术方向。

吴伯平表示，随着人工智能（885728）、高性能计算、6G通信等应用快速发展，Chiplet芯粒技术、垂直堆叠和异质异构集成，已成为突破算力瓶颈、实现系统级性能跃迁的重要路径。

异质集成竞争

本质是设计协同生态竞争

在异质集成时代，一个3D系统（DDD）可能集成来自不同晶圆厂、不同制程节点、不同功能类型的芯粒，由此带来多源工艺与设计数据统一适配的挑战。吴伯平认为，异质集成对产业链协同提出了更高要求，核心在于打通跨Fab、跨节点、跨工具链的数据壁垒。

针对这一挑战，长电科技（600584）提出“三步走”实践路径：首先，建立统一的数据中间层，对不同晶圆厂的设计规则、版图数据和工艺文件进行归一化治理；其次，推动PDK在不同EDA工具链中的跨平台适配与互操作，实现关键验证环节的互验证；第三，在DTCO与STCO框架下形成设计、仿真、验证、优化等环节的闭环流程，兼顾性能、信号与电源完整性、热应力场和可靠性等多重目标。

构建跨尺度协同

仿真与耦合分析体系

吴伯平介绍，随着3D异构集成深入发展，先进封装（886009）正在挑战更复杂的物理边界。热场、电场、力场、光场不再孤立存在，温度梯度可能引发热应力、翘曲和界面分层等问题。与此同时，从原子级缺陷扩散界面，到器件级电学性能、电路级PPA优化，再到系统级3D芯片封装协同，建模尺度跨越多个数量级，对算法精度、计算效率和工程可用性提出了更高要求。

面对这些挑战，长电科技（600584）正建立跨尺度的协同仿真与耦合分析体系。在全局尺度，通过快速等效模型评估晶圆翘曲、单元应力与变形，指导版图布局和划片槽设计；在微观局部，围绕重布线层、凸点等关键结构开展精细化应力提取；在亚微米尺度，针对硅通孔构建精细物理模型，捕捉微米级应力集中与裂纹风险。

通过热感知的空间优化工（850102）具链，长电科技（600584）能够在设计早期预判潜在制造与可靠性风险，实现可靠性设计的“左移前置”。公司也在积极与国内外主流EDA厂商及本土创新企业合作，探索“封装+仿真+AI”一体化智能设计平台，让AI成为工程师开展复杂系统设计与优化的“副驾驶”。

携手生态伙伴

共建异质集成未来

面向未来，吴伯平还分享了对System on Wafer晶圆级系统的展望。他表示，SoW有望在整片晶圆上实现多个功能单元的高密度集成，带来更短互连距离、更高带宽、更低延迟和更高算力密度，为AI大模型训练、科学计算等高性能计算场景提供新的技术路径。

吴伯平表示，异质异构集成正在重新定义半导体（881121）封装的边界。从跨Fab的PDK协同，到多物理场耦合仿真；从跨尺度可靠性分析，到热管理架构演进；再到AI+EDA驱动的智能设计变革，先进封装（886009）正在成为系统级架构创新的重要支点。

长电科技（600584）将持续深耕“设计-仿真-工艺-验证”全链条技术服务平台，以开放协同的姿态，与客户及产业链上下游伙伴共同推进异质集成生态建设，为高性能计算和智能应用发展提供坚实支撑。